Virtual Prototyping und frühe Evaluierung von Systems-on-Chip mit UML2 und SysML

UML2.0 und SysML versuchen, bewährte Techniken aus der Softwaretechnik in das Systems Engineering zu überführen. Dazu wurden neue Modelle und Profile entwickelt, die den Bedürfnissen der Systementwicklung auf hohen Abstraktionsebenen genügen. Bis jetzt liegt dabei der Fokus auf Modellierungsaspekten. Quantitative Performanzanalyse wird nicht ausreichend in frühen Entwurfsphasen adressiert. In diesem Paper präsentieren wir unseren Ansatz zum Virtual Prototyping und zur frühen Entwurfsbewertung von eingebetteten Systemen und Systems-on-Chip (SoC). Der Ansatz umfasst die Beschreibung des Gesamtsystems bzw. der Teilkomponenten einschließlich der zu implementierenden Funktion und der angestrebten Hardwareund Kommunikationsarchitektur mit UML2/SysML und die automatisierte Überführung in ein formales Systemmodell. Auf diesem Modell können Analysen hinsichtlich Performanzaspekten und potentiellen Konflikten hinsichtlich der Spezifikation und auf geteilten Ressourcen durchgeführt werden. Weiterhin können aus dem Modell automatisch Simulationsmodelle in SystemC erzeugt werden, welche durch Monitoring-Schnittstellen die Simulation und damit die Erkennung von Performanzengpässen und Ressourcenkonflikten unterstützen. Dadurch ist es möglich, ein Systemmodell zu einem frühen Entwurfszeitpunkt zu evaluieren. Die gewonnenen Informationen können zur Modifikation des spezifizierten Modells verwendet werden und unterstützen somit eine Exploration des Entwurfsraumes.